如果說上半年台積電已經相當看好 AI，下半年釋放出的訊號反而更加樂觀。台積電預期，隨著 AI 從模型訓練走向大規模部署，未來幾年全球資料中心新增容量可能由過去每年約 5 至 6GW，大幅提升至 30 至 40GW。
但真正值得注意的，不只是 AI 晶片需求繼續增加，而是台積電正在重新定義自己的角色。台積電近年提出 Foundry 2.0，市場未必充分消化的變化，是它重新擴大了「晶圓代工產業」的定義。
最近我愈來愈強烈感受到，台積電的競爭力正在進一步拉開與對手的距離。除了 COUPE™、CoPoS™ 這些具代表性的技術布局之外，更值得注意的，其實是大量看似細微、但彼此相互連結的產業合作與生態系整合。這些變化逐漸勾勒出一條很清楚的主線：台積電正在從先進製程領導者，進一步走向更完整的平台化競爭。
這個題目牽涉的範圍太廣，從先進封裝、光互連、記憶體，到測試與設備生態系，都值得分開深入研究，因此我會拆成幾篇文章逐一整理。本篇就先「蹭一下」漢民測試 IPO 的市場熱度，從檢測這一塊切入，看看 「測試左移（Shift-Left Testing）」、3DFabric 與整個先進封裝生態系正在發生什麼變化。
至於台積電本身的估值與股價，以我目前的看法，市場仍然明顯低估了這種平台化能力所帶來的長期價值。
按照台積電目前的定義，Foundry 2.0 已不再只包括傳統的晶圓製造，而是把封裝、測試、光罩與其他相關技術，以及記憶體以外的整合元件製造商（IDM）一起納入可服務市場。台積電估計，2025 年這個重新定義後的 Foundry 2.0 市場規模約達 3,050 億美元。這件事不能只理解成台積電為了計算市佔率的考慮，所以把市場範圍畫大一點。
它背後反映的是半導體競爭方式已經徹底改變！
過去可以比較清楚地把晶片分成設計、晶圓製造、封裝、測試幾個階段，每家公司守住自己的位置。但當一顆 AI 加速器開始由不同製程、不同材料、不同功能的晶粒共同組成之後，晶圓製造與封裝的界線變得模糊，封裝與測試的界線同樣開始模糊。
今天的問題已經不是：「這顆晶片能不能做出來？」
而是：「這些不同晶粒能不能可靠地連在一起，而且在合理成本下量產？」
因此台積電的 3DFabric 聯盟，除了 EDA、IP、記憶體、封測與載板之外，已經把 Testing 測試獨立列為一個合作類別，目前官方名單包括 Advantest、Keysight、Teradyne，以及 Cadence、Siemens EDA、Synopsys 等公司。台積電對測試夥伴的描述也很直接：合作重點包括共同開發測試與壓力測試方法，以滿足 3DFabric 的可靠度與品質要求。
這裡需要特別說清楚一件事。
3DFabric Alliance 並不是 2026 年才突然成立，早在 2022 年已經推出；真正值得注意的是，隨著先進封裝逐漸進入大規模量產，測試已經不再只是產品完成後才交給後段廠商處理的工作，而是需要在新架構開發初期就共同定義。
這個轉變非常重要！
因為當測試方法需要與晶片、封裝甚至系統架構一起設計時，測試就不再只是後段製程，而開始成為平台的一部分。
過去談半導體，市場最容易把注意力集中在最前面的幾個環節：製程節點能不能從 5 奈米走到 3 奈米、2 奈米；曝光設備能不能再提高解析度；晶圓廠能不能拉高良率。
至於「測試」，很多時候都被放在產業鏈後段。晶片做完了，測一下好不好，再決定哪些可以出貨。這很容易讓人產生一種錯覺：測試只是製造完成後的品質把關，是成本，而不是技術價值的來源。
但 AI 晶片、HBM、Chiplet、3D IC、CoWoS，以至共同封裝光學（Co-Packaged Optics，CPO）正在徹底改變這個邏輯。
原因其實很簡單：
以前一顆晶片壞掉，最壞的情況可能只是報廢一顆晶片；現在如果把幾顆昂貴的運算裸晶、HBM、中介層、光子晶片、電子晶片全部封裝在一起，直到最後才發現其中一顆早就有問題，損失的已經不再是那一顆壞晶片，而是前面所有已經投入的昂貴零件與封裝成本。
FormFactor （$FORM）管理層在談 HBM 測試時便直接指出，HBM 是由多顆裸晶堆疊而成，只要其中一顆有問題，就可能令整個堆疊失敗，因此必須盡可能在晶圓階段確認每顆裸晶的品質。
這就是「左移」真正的經濟邏輯，它不是單純增加測試次數。
而是用較早、較便宜的測試成本，避免較後、較昂貴的報廢成本。
所以 AI 時代帶來了一個看似反直覺的現象：封裝愈複雜，測試反而愈需要往前走 。
其實道理跟軟體開發同一道理，這就是近年半導體測試產業最重要的結構性變化之一 ： 「測試左移（Shift-Left Testing）」。而台積電 Foundry 2.0 與 3DFabric 生態系，正好把這種「測試左移」的產業變化具體化。
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CPO 的 Insertion 1–4，把「測試左移」推到極限
「測試左移」概念到了 CPO，幾乎被推到極致。
共同封裝光學最大的變化，是把原本位於可插拔光模組裡面的部分光學功能，逐步搬到交換器或運算晶片附近。理論上，它可以大幅降低高速電訊號在銅線中傳輸的距離，改善功耗與頻寬密度；但製造上也帶來一個麻煩：
光學、電子與先進封裝開始被綁在一起。
任何一個環節失敗，都可能拖累整個昂貴模組。因此 CPO 不可能只在最後測一次，而是在不同製造階段不斷插入測試。這也是現在產業經常談到的測試 Insertion。
目前業界對 Insertion 的命名並非百分之百統一。有些架構把最終系統級測試另外稱為 Insertion 5；若採目前較常見的四階段框架，大致可以理解為：PIC 晶圓、PIC＋EIC、光引擎，以及最終先進封裝模組四個主要關卡。
Insertion 1 : 光子積體電路（PIC）晶圓測試
這時候光子晶片還沒有和昂貴的電子晶片整合，可以先測基本電性與光學特性，例如光功率、損耗、暗電流等。TrendForce 特別指出，這個階段的晶圓級光學測試非常重要，原因正是 PIC 往往使用相對成熟製程 （採用 N65 SOI 製程，主要整合調變器、光偵測器、波導等矽光子元件），而與它搭配的電子晶片可能來自更昂貴的先進製程；如果可以先把不良 PIC 找出來，就不需要讓昂貴的電子晶片陪它一起報廢。
Insertion 2 : PIC＋EIC 光電整合測試
EIC目前公開架構以 N7 為主，負責 Driver、TIA 及控制電路，並可向 N6 等更先進製程延伸。當電子積體電路（EIC）與光子積體電路結合後，要在晶圓層級同時測試光訊號與電訊號，包括調變功能、高速訊號及 S 參數。某些架構甚至需要晶圓上下兩面同時接觸：一邊做電性探測，另一邊進行精密光纖對位。
旺矽目前推出的雙面 300mm 自動晶圓探針系統，就是針對這種矽光子光電協同測試，並明確指出可支援台積電 COUPE 類型需要的雙面探測。
Insertion 3 : 光引擎（Optical Engine）
這時晶圓已經切割，光學與電子元件亦已進一步整合。測試目的不再只是確認某個元件能不能工作，而是要確認整個光引擎能否達到高速傳輸、光學迴路、訊號完整性等規格。
到了這一步，產業開始追求另一個概念——已知良品光引擎（Known Good Optical Engine）。
因為只要能在光引擎進入最昂貴的最終封裝之前確定它是好的，就可以再降低一次整體報廢風險。
Insertion 4 : 完整先進封裝模組
這裡需要面對的不只是高速訊號，同時還有大電流、高功耗、溫控，以及精密光學耦合。產品已經非常接近最終形態，一旦失敗，代價自然也是最高。
所以從 Insertion 4 往 Insertion 3、2、1 移動，本質上就是一場與成本曲線的競賽：
越早把問題找出來，後面需要承擔的報廢成本就越少
測試三大指標（定位、定量、定值）：為了在早期抓出瑕疵，測試必須做到：
定位：找出異常發生在哪顆晶粒、哪個具體位置。
定量：量化光損耗的程度。
定值：透過不同波長與光學資訊，進一步判斷異常的根本來源。
CPO 真正開始進入量產後，測試設備本身很可能成為下一個瓶頸。問題也隨之而來：Insertion 1 到 4 分別由哪些公司卡位？誰掌握 ATE、探針、光學測試與 Burn-in？又有哪些公司有能力從單點設備進一步走向「測試統包」？
這才是接下來真正值得拆解的部分。
如果你目前是免費訂戶，前面已經完整交代了為什麼 AI、先進封裝與 CPO 正在推動「檢測左移」。接下來的付費部分，我會進一步拆解 Insertion 1–4 的主要供應商、Advantest 與 AEHR 的位置、全球及台灣探針卡競爭格局、影像檢測市場，以及最後回到漢測：市場現在到底在期待什麼。
