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台積電 Foundry 2.0 新時代
2024 年 Q2 法說會上，TSMC 董事長魏哲家正式提出 Foundry 2.0 的概念，明確表示 Foundry 的定義不再只是前段晶圓製造（Wafer Fabrication），而是擴展到：
Logic Wafer Manufacturing（晶圓製造）
Packaging（封裝）
Testing（測試）
Mask Making（光罩）
其他相關服務（Others）
2024 年年報更直接定義了Foundry 2.0 的市場定位
先介紹台積電CoWoS 以外的封裝技術 (Fan-in、Fan-out、InFO)
扇入型（Fan-in）：封裝後的外部金屬球只能分佈在晶片原有的面積範圍內。優點是成本低、效率高，缺點是能容納的金屬球數量較少，僅適合小晶片。
扇出型（Fan-out）：將晶片切開並貼在玻璃臨時載板上拉開間距，製作出「扇出區」，讓金屬接腳可以擴展到晶片外的區域。缺點是缺乏機械強度支撐，較不適合大面積晶片，主要用於手機處理器。
整合扇出型晶圓級封裝 (InFO)：台積電利用扇出型技術將多顆晶片整合，不需使用昂貴的矽中介板以降低成本。
InFO 是台積電贏得蘋果 A10 獨家訂單的轉捩點：台積電封裝革命的關鍵戰役
先說一段歷史，因為當年的關鍵人物 (余振華) 跟今天先進封裝的兢爭有密不可分的關係。（後續再談）這段歷史是半導體產業發展上的一個重大分水嶺。台積電（TSMC）正是憑藉先進封裝技術的突破，徹底改變了與三星（Samsung）的競爭格局，並奠定了今日高效能運算與 AI 晶片供應鏈的絕對優勢。
主導 InFO 技術的台積電大將：蔣尚義與余振華
要談 CoWoS 及 InFO（Integrated Fan-Out）技術的誕生與成功，必須歸功於兩位核心人物的戰略眼光與技術攻堅：蔣尚義（前台積電共同營運長）與余振華（前台積電研發副總經理）。
戰略推手：蔣尚義（蔣爸）
2009 年，蔣尚義向張忠謀提出發展「先進封裝」的戰略藍圖。當時的摩爾定律已經開始出現微縮瓶頸，蔣尚義敏銳地意識到，單純縮小電晶體尺寸的經濟效益正在遞減，未來的突破口在於將不同功能的晶片（如邏輯 IC 與記憶體）像積木一樣整合在一起。這在當時是極具前瞻性且風險極高的決策，因為封裝傳統上被視為毛利率較低的後段封測廠（OSAT）業務，晶圓廠親自下場做封裝在業界堪稱異數。
技術落地：余振華
在蔣尚義的頂層架構與資源支持下，余振華負責實際帶兵研發。余振華的團隊最初開發出了 CoWoS（Chip-on-Wafer-on-Substrate）技術，雖然效能極佳，但成本太高，初期只有 FPGA 大廠 Xilinx 等極少數客戶買單。為了打破商業化的僵局，團隊將 CoWoS 進行「減法」改良，去除了昂貴的矽中介層（Silicon Interposer），成功開發出成本更低、厚度更薄的 InFO（整合扇出型封裝）。
當年的 A10 戰役：擊退三星的關鍵
在 iPhone 6s 時代（蘋果 A9 處理器），蘋果採取了「雙重來源（Dual Source）」策略，將訂單分給了台積電（16nm）與三星（14nm）。當時市場上甚至引發了熱烈討論的「晶片門（Chipgate）」事件，消費者透過實測發現，台積電版本的 iPhone 在發熱控制與電池續航力上表現明顯優於三星版本。
到了 2016 年的 iPhone 7（蘋果 A10 Fusion 處理器），台積電之所以能獨家拿下 100% 的代工訂單，InFO 技術是最大的殺手鐧，其核心優勢體現在三個維度：
InFO 放棄了傳統的 IC 載板（Substrate），直接在矽晶圓上進行拉線（Fan-Out）。這使得晶片整體的封裝厚度大幅降低了約 20%，為寸土寸金的手機內部省下了寶貴的物理空間，讓蘋果能塞入更大容量的電池。
散熱與電氣效能提升：沒有了載板的阻礙，晶片的散熱路徑更短，熱能更容易排出。同時，因為縮短了晶片與印刷電路板（PCB）之間的連接距離，信號傳輸速度與功耗控制都得到了顯著的提升。
商業成本效益：相比於早期的 CoWoS，InFO 提供了極佳的性價比，完美契合了消費性電子產品對成本的嚴格控管要求。
從行動通訊到 AI 運算架構的基石
如今回顧，InFO 不僅僅是幫台積電贏得了一顆手機晶片的訂單，它更是台積電 3DFabric 先進封裝平台的終極練兵場。
藉由蘋果龐大的出貨量，台積電快速累積了晶圓級封裝的量產經驗與良率數據，並將龐大的現金流與技術經驗反哺回高階的 CoWoS 技術迭代上。現代 AI 投資與供應鏈分析中，我們在拆解 GPU 複雜架構時，無論是探討如何打破「記憶體牆（Memory Wall）」，還是研究高頻寬記憶體（HBM）與大容量 SRAM 的異質整合，其底層的技術支撐都源於此。
可以說，沒有當年蔣尚義與余振華力排眾議打下的 InFO 基礎與蘋果大單的練兵，就無法孕育出今天支撐 NVIDIA、AMD 等 AI 巨頭的先進封裝護城河。
來到2026年，先進封裝技術已成為決定 AI 競爭力的關鍵，後段製程的複雜度正逐漸與前段製程看齊，封裝的尺寸、材料、連接與訊號四大技術，將成為2026 年至 2029 年間的產業變革之主要戰場，CoWoS 封裝面積的倍數擴張、玻璃基板與高導熱材料的技術突破、製程將由傳統焊接轉向混合鍵合 (Hybrid Bonding) 技術，而共同封裝光學 (CPO) 將解決訊號傳輸的物理瓶頸。
台積電最新一季股東會中，董事長魏哲家表示，已建置新一代CoPoS試產線，估計約二至三年後，將進入較大規模生產。同時強調，台積電會持續與客戶共同努力，不管CoWoS、CoPoS技術，都與客戶共同開發，追求最好的技術與生產效率，「只要有這個技術，台積電永遠是世界第一」。
如果從字面看：
CoWoS = Chip-on-Wafer-on-Substrate
CoPoS = Chip-on-Panel-on-Substrate
媒體甚至專家為了讓大眾易於理解什麼是CoWoS 封裝，一般會以烤Pizza 來作比喻：
Chip-on-Wafer： 配料（Chip）放在起司（Wafer，指矽中介層 Interposer）上。
on-Substrate： 把上面組合好的半成品，放在厚實的餅皮（Substrate）上。
這種說法非常生動地讓原本艱澀的半導體名詞，瞬間變得平易近人，經過多年廣泛報導後，也造成了一種認知習慣，大家都認定Wafer 是指中介層 Interposer，字母的順序就是封裝完每一層由上面下的順序。
CoWoS 封裝架構變種
CoWoS-S（使用矽中介板）：將處理器和記憶體透過微凸塊堆疊在「12吋矽晶圓製作的矽中介板」上，再堆疊到載板上。缺點是當晶片很大時，邊角浪費空間多，成本很高。
CoWoS-L（使用區域互聯 LSI）：為了降低成本，只在處理器與記憶體之間需要傳遞訊號的地方，埋入面積很小的矽晶片（稱為區域互聯 / 矽橋），其餘區域則使用環氧樹脂與銅導線重佈層（RDL）填補。
CoWoS-R（使用導線重佈層 RDL）： 完全不使用矽中介板，直接將晶片堆疊在導線重佈層上，再接上載板。
關於CoPoS 的幾個誤區解說
第一誤區 : 省略了臨時支撐材料 (Temporary Carrier Wafer) 的角色
在 CoWoS（Chip-on-Wafer-on-Substrate）製程裡，很多人會把 Interposer (矽中介層）、RDL (佈線層）、Temporary Carrier Wafer (臨時載板）混在一起，但它們其實分別扮演完全不同角色。在 CoWoS 先進封裝製程中，這三者分工明確且環環相扣：Interposer（矽中介層）是核心的資料傳輸樞紐，內部透過矽穿孔（TSV）與高密度微縮線路，讓運算晶片（如 GPU）與記憶體（如 HBM）能在極短距離內進行高速資料交換。
然而，在 CoWoS 製程中，Interposer（矽中介層）必須經過研磨（Thinning）處理，厚度往往被削減至極薄的程度，因此變得相當脆弱，已無法單獨承受後續製程所需的機械應力。為了提供足夠的結構支撐，Interposer 會先暫時貼附於 Temporary Carrier Wafer（暫時載板）之上，再進行後續的 RDL 製作、晶片貼裝與接合製程。
這片 Temporary Carrier Wafer 的角色更像是建築工地中的「施工平台」或「鷹架」，負責在製造階段提供支撐與平整度。當上方晶片、RDL 與封裝結構都已完成並固定後，Carrier 便會透過 Debonding 製程移除，不會留在最終封裝內。而由於 Carrier 本身並非消耗性材料，在沒有損傷的情況下，通常可以重複使用多次。
至於為何 Carrier 幾乎清一色採用矽晶圓（Silicon Wafer），而非玻璃或其他材料，最主要原因在於熱膨脹係數（CTE）的匹配問題。由於上方的 Interposer 本身就是矽材料，整個封裝過程又需要反覆經歷高溫加熱與冷卻，例如塗佈、烘烤、熱壓接合等製程，因此上下材料的熱膨脹特性必須盡可能一致。
若 Carrier 與 Interposer 採用不同材料，兩者在溫度變化下的膨脹與收縮幅度便會產生差異，進而造成封裝翹曲（Warpage）、對位誤差，甚至導致微凸塊（Micro-bump）接合失效或線路損傷。使用矽作為 Carrier，最大的優勢就是能與矽中介層保持近乎一致的熱機械特性，讓上下結構在製程期間同步膨脹與收縮，維持極高的平整度與製程良率。
當晶片完成接合後，RDL（Redistribution Layer，重佈線層）則扮演訊號樞紐的角色，將晶片輸出的高密度訊號逐層向外延伸與重新配置（Fan-out），最終連接至下方載板與整個系統。若將 Interposer 視為高速公路網路，那麼 RDL 更像是連接各條高速公路的交流道系統，負責將訊號有效分流並導向不同目的地。
我認為 CoWoS 中的「W」更應該被解讀為 Wafer Level Packaging（WLP）的製造平台概念，而不是單純指向 Interposer 所使用的矽材料。 CoPoS 出現之前，這樣的觀點大概會被大多數人視為錯誤；畢竟市場普遍習慣將 CoWoS 直接理解為「矽中介層封裝」。但看完 CoPoS 的架構後，或許你會重新思考 CoWoS 這個名稱真正想表達的意義。
第二誤區 : CoPoS 是用玻璃材料取代矽中介層
按照宇宙等一号台灣供應鏈大神郭明錤的說法，CoPoS 使用的玻璃材質用於兩處：
310 x 310 的臨時玻璃載具
250 x 250（測試）/ 510 x 515（量產）的玻璃面板，加工後切割為玻璃核心載板（glass core substrate）
玻璃的角色也經常被誤解。CoPoS 並不是以玻璃取代 Interposer（矽中介層），Interposer 依然存在於封裝架構之中；玻璃也不是用來取代 ABF 載板材料。更準確地說，玻璃被導入的是 Glass Core Substrate（玻璃核心載板）層級。因此，晶片本身並非直接放置在玻璃上，而是仍然透過 Interposer 與先進封裝結構進行連接。
另一個值得注意的線索是，台積電已正式向台灣智慧財產局註冊「TSMC-COPOS」系列商標。從命名邏輯來看，CoPoS 中的「P」幾乎可以確定代表 Panel，而非取代 CoWoS 中的「W」。市場上部分觀點認為 P 指的是取代 Wafer 或 Interposer，但這種解讀與台積電的命名脈絡並不一致。
若將 P 理解為 Panel Level Packaging（PLP），整個命名便變得合理許多。依照同樣邏輯回頭看 CoWoS，當中的「W」自然更應理解為 Wafer Level Packaging，而非單純指涉矽中介層本身。換言之，CoWoS 與 CoPoS 的差異，核心在於封裝載體與製造平台從 Wafer 轉向 Panel，而不是將 Interposer 從矽材料改為玻璃材料。這也是為什麼即使進入 CoPoS 時代，矽中介層仍然會繼續存在於高階 AI 封裝架構之中。
按照最新在6月18日的重磅X貼文，COP 也不是直接Chip-on-Packge 縮寫，而是 Coplanarity、也就是平整度 / 共面度。什麼意思？
在 CoWoS 裡，Temporary Carrier Wafer 負責製造過程中的「Planarity（平坦度）」；ABF Substrate 則決定最終封裝的「Coplanarity（COP，共平面度）」與 SMT 良率。CoPoS 轉向 Glass Core / Glass Panel 的核心訴求是先解決超大型 AI 封裝的 Warpage 與 COP（Coplanarity）控制問題。
第三個誤區：CoPoS 採用玻璃材料，主要是因為方形 Panel 比圓形 Wafer 更省成本
這個說法並非完全錯誤，但並未抓到 CoPoS 的核心價值。
Panel Level Packaging（PLP）確實能透過「圓轉方」提升材料利用率，減少邊角浪費，進而帶來一定的成本優勢。然而在 CoPoS 架構中，矽中介層（Interposer）依然存在，而製程中使用的 Wafer Carrier 本質上屬於可重複使用的臨時載具，因此單純從「圓形 Wafer 變成方形 Panel」來解釋 CoPoS 的價值，其實過於簡化。
對 CoPoS 而言，Panel 化更重要的意義在於支援更大尺寸的封裝，以及提高大型 AI 晶片封裝的生產效率。隨著 GPU、ASIC 與 HBM 數量持續增加，封裝面積不斷擴大，傳統 Wafer 尺寸逐漸成為限制因素，而 Panel 製程則提供了更大的設計空間與更高的封裝彈性。
此外，玻璃材料的另一個重要角色，是將傳統的 Organic Core Substrate（有機載板）升級為 Glass Core Substrate（玻璃核心載板）。這部分與「圓轉方」無關，也不存在材料利用率帶來的成本優勢。其背後真正要解決的是熱膨脹係數（CTE）匹配與基板翹曲（Warpage）問題，而這些挑戰正是由超大型晶片與超大封裝尺寸所衍生出來的。
換句話說，CoPoS 導入玻璃材料的主要目的並非單純降低成本，而是為了支撐下一代大型 AI 封裝在尺寸、平整度、可靠度與製造良率上的需求。
關於成本，節省的成本其實是來良率的整體提升，若論玻璃核心的單價，是目前有機載板（Organic Substrate) 的數倍。而良率的提升卻是該項成本的5-10倍，整體提升了客戶的成本及兢爭力。這裡體現的是台積不以獲利為優先，而是以客戶的意願及利益為出發，自身則以兢爭力及客戶信任為首要戰略考慮。
CoPoS 玻璃基板 (Glass Core Substrate) 技術面臨的挑戰
